Ahora estoy trabajando en un archivo verilog testbench y quiero obtener un valor aleatorio en mi código, pero he encontrado que Questa Sim usa la misma semilla una y otra vez. He leído a través de $ random en Verilog doesn ' Parece que estoy trabajando e intenté escribir -sv_seed al azar en la ventana de transcripción, pero el programa no entiende mi comando. ¿Alguien puede darme algunos consejos?
El -sv_seed random es una opción para la línea de comando vsim . Cuando llegas a la ventana de transcripción de vsim, ya es demasiado tarde para cambiar la semilla.
Al invocar Questa desde el comando de shell
vsim -sv_seed random ...
Al iniciar la simulación de Questa utilizando la GUI, busque el formulario para completar las opciones de vsim.
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