¿Cómo escribir un archivo de restricción para el reloj dividido en Verilog?

Estoy utilizando la placa FPGA Basys 3 en mi universidad, con una frecuencia de reloj de 100MHZ, dividí el reloj predeterminado ( clk ) por 216 y obtuve clk_out en la salida como el reloj minimizado después de la división. Si se usa el siguiente comando para el reloj predeterminado en el archivo de restricción,

set_property PACKAGE_PIN W5 [get_ports clk]                         
    set_property IOSTANDARD LVCMOS33 [get_ports clk]
    create_clock -add -name sys_clk_pin -period 10.00 -waveform {0 5} [get_ports clk]

entonces, ¿cuál será el archivo de restricción para el clk_out ? La división del reloj se realiza de la siguiente manera:

module clk_divi(clk,rst,clk_out);
input clk;
input rst;
output reg clk_out;
    reg [7:0] delay;
    initial begin
       delay = 0;
       clk_out = 0;
    end

    always @(posedge clk or posedge rst)

//       if(rst)
//       begin
       if (delay < 108)
       begin
          delay <= delay+1;
          end
       else begin
          delay <= 0;
          clk_out <= !clk_out;
         // $display("clkout=%d  ",$unsigned(clk_out)); 


       end
endmodule