Cuando comienzo la simulación, puedo ver las señales y los puertos en la ventana de objetos para lo que he seleccionado en la ventana Sim. Además de esto, puedo ver procesos para lo mismo en la ventana de procesos. Sin embargo, los genéricos no...
Ahora estoy trabajando en un archivo verilog testbench y quiero obtener un valor aleatorio en mi código, pero he encontrado que Questa Sim usa la misma semilla una y otra vez. He leído a través de $ random en Verilog doesn ' Parece que estoy tr...
En el banco de pruebas para un módulo SystemVerilog, tengo la siguiente declaración de matriz e inicialización:
real testVals [][] = '{
'{1.5, 1.5},
'{2.0, 3.0},
'{0.0, 0.0},
'{-1.5, 1.5},
'{-1.5, 4.0},
'{-1.5, 3.0},...
En un determinado banco de pruebas de simulación que usa questasim, estoy tratando de leer los archivos con números enteros que parecen,
0000
0001
0005
3864
2290
1234
.
.
.
0002
0004
0006
4532
3457
.
.
.
Mi objetivo aquí es leer el archivo...
Tengo un script de compilación que ejecuto antes de simular en QuestaSim 10.7:
vcom -vhdl -2008 my_lib -check_synthesis src/mux.vhd
vcom -vhdl -2008 my_lib -check_snythesis src/clockdivdeby2.vhd
...
Recibo una salida en el terminal de la si...
Creé un banco de pruebas para un diseño VHDL que incluye modelos de circuitos integrados para verificar los requisitos de temporización de la interfaz. Dentro de cada modelo, instalo un paquete genérico ( genpkg ) para imprimir los errores detec...
Estoy trabajando en una nueva iteración de un diseño anterior que requería un dominio de reloj que cruce el FIFO y un decodificador Viterbi. Ambos de estos son Altera IP.
Al armar un banco de pruebas, noté que la salida del decodificador Vite...
Tengo el siguiente código:
constant HALF_RANGE: unsigned(RANGE_WIDTH-1 downto 0) := (RANGE_WIDTH-1 => '1', others=>'0');
donde RANGE_WIDTH es un genérico de tipo entero. Hace exactamente lo que debe: Generar una constante donde el pri...