Estaba revisando un código de Verilog y encontré esto: asigne un = (b == c);
¿Puede alguien decirme lo que hace?
Estaba revisando un código de Verilog y encontré esto: asigne un = (b == c);
¿Puede alguien decirme lo que hace?
"==" es un operador de igualdad lógica. El resultado de (b == c) será 1 si 'b' es igual a 'c' y será 0 si no. Ese resultado se asignará al cable a.
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