Problema de concatenación de Verilog

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Cuando intento realizar la asignación de concatenación a continuación, obtengo los siguientes resultados. ¿Hay algo en particular que esté mal con mis ideas de mapeo?

    
pregunta Niroosh Ka

1 respuesta

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¿Hay algo en particular que esté mal con mis ideas de mapeo?

El hecho de que la señal de "falta de coincidencia" sea alta dice que hay.

Lo que está mal es que estás mezclando los bits LS y MS cuando divides tus valores. W necesita la totalidad de A y los MS bits de B. ¡Está asignando los bits LS!

Hay una solución simple que divide un vector desagradable como ese sin tener que preocuparse por dónde están todos los límites:

asigne {W, X, Y, Z} = {a, b, c, d, e, f, 2'b11};

    
respondido por el Oldfart

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