Supongamos que tenemos un módulo Verilog simple con 1 entrada (in1) y una salida (out). Mire la tabla de verdad al final de esta pregunta.
Quiero enviar una señal con el voltaje entre 0-VCC0 = 3.3v a input in1 = PIN3 de un FPGA (en este caso XC3S400). Todos los pines Vref del banco relativo están conectados a 1.8V. Ahora quiero ver un 1 lógico en out = PIN4 cuando el voltaje de en1 es más alto que verf y un 0 lógico cuando es menos.
Sé que es una característica de los estándares de E / S de terminación única que se admite en los FPGA, pero no sé cómo asignar esta comparación vref en ISE. Solo puedo adivinar que escribo algunos atributos en el verilog o asignando vref en ISE (PlanAhead).
En ISE Plan Ahead, uno puede asignar estándares fijos vref (GTL, GTLP, ...). Pero estos son estándares Vref fijos. Estoy buscando una manera de configurar vref a cualquier voltaje que se desee. Por ejemplo, ¿puedo configurar vref a GTL = 0.8v pero conectar 1.8v a los pines vref del banco?
