Análisis de poder de encuentro de cadencia

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He escrito un código verilog para un circuito (test.v) y un banco de pruebas (testd_tb.v). Yo uso estos comandos para generar la energía usando el compilador RTL de encuentro de cadencia. He hecho 3 carpetas. Trabajo, RTL (donde se almacenan todos los archivos .v), Biblioteca (que tiene slow_normal.lib). En la carpeta de trabajo escribo estos comandos:

  1. rc -gui (para invocar la herramienta de encuentro)
  2. set_attribute lib_search_path ../library
  3. set_attribute hdl_search_path ../rtl
  4. set_attribute library slow_normal.lib
  5. lee {test.v}
  6. elaborar
  7. sintetizar -para_mapped
  8. informe de poder

Los comandos anteriores me ayudan a generar la potencia para el diseño, pero no puedo obtener una salida de potencia específica para el banco de pruebas. Por favor, sugiérame los cambios que se pueden hacer en este código.

    
pregunta Envyh121

1 respuesta

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  1. Los bancos de prueba no necesitan ser leídos en la herramienta de síntesis
  2. Testbench se usa para simular código verilog

Necesita el archivo TCF del simulador para generar informes precisos de energía.

    
respondido por el Thar

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