Estoy obteniendo el ajuste de línea en la salida del archivo verilog a nivel de puerta desde Design Compiler. Esto está causando problemas para Cadence verilog-in.
Parece que sería fácil detenerse en Design Compiler, pero no lo hago. ver cualquier interruptor de control para el comando "write_file", cuando lo hago "man write_file" en el compilador de diseño.
Así que busqué en la Guía de usuario de 2014 Design Compiler y no encontré nada sobre Control de envoltura de línea. Y una búsqueda en Google no encontró nada.
¿Hay un "atributo" o comando que puedo establecer dentro de DC que controla? ¿Línea de envoltura en hdl escribe? Nota, puedo arreglar esto con un script de Perl, pero prefiero arreglar esto en la fuente.