¿Cómo funciona CLKOUT en el ADC LTC2323-12 en el modo de velocidad de "alta velocidad"?

  

La otra forma se describe como una "alta velocidad" que puede "facilitar la   requisitos de regulación para el FPGA "(¿me lo aclararías?),   este último método es a través de la señal CLKOUT, que parece ser un   El reloj que sale del ADC que está emparejando (o enganchando) el ADC   resultados fuera del puerto SDO. ¿Es eso correcto? ¿Lo conseguí correctamente?

Sí, eso es correcto. Su receptor de datos puede usar CLKOUT para bloquear los datos provenientes del ADC. La señal CLKOUT y la salida de datos se pueden retrasar mediante las pistas de PCB que alimentan el FPGA (receptor) y si ambos se crean en el ADC y generalmente se enrutan a lo largo de caminos similares al FPGA, permanecerán sincronizados sin importar si son milímetros o varios centímetros. entre ADC y FPGA.

La línea SCK proviene de su FPGA y si se usó para bloquear sus datos digitales, entonces hay un retraso de reloj en el ADC y un retraso en el retorno de los datos, lo que puede significar (en pistas de PCB más largas) que no bloqueará datos limpios.

  

Entonces, tengo que diseñar el módulo FPGA para generar la CNV   señal de inicio, luego manténgala durante nanosegundos TCNVH, luego suelte   Para ello, espere hasta que ADC AUTOMÁTICAMENTE envíe el primer CLKOUT, así que   puede registrarlo y contar 11 más de estos CLKOUT, mientras pasa el   ¿Los datos de SDO salen a mis propios registros en cada uno de estos ciclos de CLKOUT?

Sí, para obtener un rendimiento óptimo a alta velocidad en pistas de PCB más largas.

  

Luego, después de los últimos 14 relojes CLKOUT, debo diseñar un contador que   disparar una señal válida que iniciará otro contador de TDSCKLCNVH   nano segundos

Sí, de acuerdo con el diagrama de tiempo anterior (al que también agregué algunos tiempos mínimos).

Este dispositivo requiere un reloj de interfaz bastante rápido para un rendimiento sostenido de 5 MS / seg.

Estoy reproduciendo el diagrama de tiempo para poder hablar a través de él:

La CNV (como se indica correctamente) inicia una conversión y debe mantenerse lo suficientemente alta como para que los muestreadores internos adquieran la señal; 35 nsec en este caso particular.

Luego, debe esperar a que el tiempo de silencio de SCK a partir de la CNV baje (10 nseg) antes de conducir SCK al ADC.

A continuación, se le pedirá que conduzca SCK 14 veces para mover los datos; La clave aquí es que CLKOUT es una versión de salida de su SCK que está alineada con los datos de salida para que no tenga que preocuparse por el sesgo de tiempo de ida y vuelta.

Usted hace necesita conducir SCK al ADC; si está conduciendo bastante rápido, entonces su salida SCK en T0 llegará al ADC en algún momento T0 + x y los datos le regresarán a usted en T0 + 2x + retraso de datos y su FPGA puede obtener datos no válidos.

Mirando detenidamente la hoja de datos, Data Out aparece en los pines del ADC no más tarde a 2 nseg después de la entrada de SCK, y CLKOUT aparecerá no antes a 2.5 nsec después de la SCK .

Eso significa que el reloj que recibe (asumiendo que las longitudes de las pistas coinciden) no regresará antes de 500 psec después de los datos del ADC; probablemente sea fácil dentro del tiempo de configuración de su entrada (esto podría usarse para formar una regla de cierre de tiempo).

(He tenido que jugar juegos de software con algunas de las interfaces LTC ADC, ya que en ocasiones pueden ser un poco inusuales)