Tengo un ADC (TLC2323-12) que (según tengo entendido en la hoja de datos) tiene dos modos de controlar la salida de la señal convertida. Uno de los métodos es con la señal de entrada SCK que se puede controlar desde el FPGA siempre que quiera cambiar el valor al FPGA, y el otro es a través de CLKOUT, que es un reloj interno del ADC que "se ejecuta automáticamente". Soy nuevo en esto) escupir los resultados poco a poco de la resolución de 12 bits en total. Este último método se describe en la hoja de datos como "Alta velocidad" en comparación con el método SCK.
Ahora, pude controlar el ADC con el método SCK, porque puedo enviar las señales desde el módulo superior FPGA fácilmente y seleccionar el valor que quiero, en general, trabajo con solo 1 reloj. Pero con el CLKOUT, al parecer este se comporta como un segundo reloj, ¿entonces este es un sistema de doble reloj?
¿Qué debo hacer para codificar correctamente la interfaz al usar el método CLKOUT? Hay 2 relojes ahora. El reloj interno del FPGA y el CLKOUT vienen del ADC que pueden "anunciar" al FPGA la disponibilidad de los datos.
Estaba leyendo que una forma fácil es codificar un FIFO asíncrono que puede escribir desde el CLKOUT y leer desde el reloj FPGA. ¿Es esto correcto?
La interfaz es serie, 2 canales.