Estoy tratando de ejecutar un contador en el kit de desarrollo Digilent Atlys Spartan 6 xc6slx45, que cambia las cuentas en el borde del reloj.
Soy un usuario nuevo de Verilog, por lo que no sé cómo darle un reloj a mi programa desde la placa Xi...
Estoy programando en el coolrunner II cpld. Se está quedando sin recursos, así que decidí implementar mi propio mux de 4 puertos y 12 bits. Después de la implementación encuentro que está usando más de 40 macrocélulas. ¿Alguna forma de reducir e...
¿Es posible escribir un módulo con 3 cables a, b, c que generaría una de las siguientes opciones?
z (desconectado) si a = b = c = z
a si a = (0 o 1) y b = c = z
b si b = (0 o 1) y a = c = z
c si c = (0 o 1) y a = b = z
x (no importa)...
Tengo que generar 2 números aleatorios de 5 bits y agregarlos usando un verilog estructural e implementarlo en FPGA. Tengo que diseñar LFSR con flip flops 5 D y el número pseudo aleatorio de 5 bits viene dado por las salidas de los flip-flops. L...
Estoy usando SignalTap de Quartus para depurar mi diseño de FPGA:
¡Siempre he sido persuadido de que SignalTap no es exacto!
Esto es lo que encontré:
Superviso la señal de reinicio con SignalTap: el reinicio alterna alrededor, mientras que l...
Tengo un código de tiempo, y en un evento de activación, hay una cuenta regresiva de 5 segundos para activar un motor. ¿Es posible agregar un retraso de medio segundo en la activación de la salida, o en el inicio de la cuenta regresiva?
¿Quiero saber si asignamos algo a un registro (o hacemos algo más) en un ciclo de reloj específico, esta asignación se realiza en el ciclo de reloj actual o en el siguiente ciclo? (Configuración: Xilinx, Spartan-3. Codificado por Verilog a travé...
Utilizo el comando "forzar" en modelsim para forzar una señal interna a un valor específico (no entradas primarias). A veces, el valor que fuerza es el mismo que el valor original.
¿Hay algún comando que pueda cambiar el valor de la señal en...
Estoy interesado en escribir el módulo Verilog que simultáneamente actualizará varias salidas Algo así como el siguiente código, realiza 3 operaciones al mismo tiempo (clk 10):
module mymodule (a,b,c,d,e);
input a;
input b;
output c;
output d;...
Hay un término en la simulación / verificación HDL llamado
"acceso de memoria de puerta trasera".
He escuchado esto muchas veces aunque estoy
No estoy seguro de cómo se implementa esto.
Además, hay algunas referencias para este concepto....