Preguntas con etiqueta 'verilog'

2
respuestas

XST Verilog - Convertir constantes reales a enteras

Cuando intento sintetizar el siguiente código de Verilog con Xilinx XST, aparece el error "Constante real no compatible". Si intento ajustar esa expresión en una función $ rtoi, XST genera un error diferente: "Llamada de función del sistema no c...
3
respuestas

¿Cómo eliminar esta advertencia en Verilog?

Tomé una señal sum[8:0] en mi código. Además, solo necesito sum[8] en mi código (M.S.B de suma). Entonces utilicé la declaración assign sum[7:0]=0; Me dio la siguiente ADVERTENCIA después de la síntesis:    ADVERTENCIA...
4
respuestas

¿Cuál es el conjunto en D FF?

Estoy intentando implementar un contador de 3 bits utilizando compuertas básicas (AND, OR, XOR, NOT, etc.) alrededor de 3 flip-flops tipo D. La entrada es una señal de incremento que cuando se establece en 1 permitirá que el contador aumente en...
4
respuestas

Generar un reloj de 40MHz en un FPGA con un reloj de 100Mhz

Estoy tratando de generar un reloj de 40MHz en una clase de lucha de 100Mhz FPGA con Verilog CODE, redirigí el reloj a un pin para verificar los 100Mhz: assign pin1= clock; //gives me an 100MHz clock assign pin2= ~clock; //gives me an 100MHz...
1
respuesta

Accediendo a la instancia de RAM desde múltiples módulos en Verilog

Estoy tratando de hacer que una instancia única del módulo RAM sea accesible en diferentes módulos sin crear instancias en cada módulo. Ya que si instalo el módulo de RAM en cada módulo, hay dos copias más del mismo, que ocupan el doble de RAM d...
2
respuestas

Verilog: ¿es posible la conexión sin cables?

Lamento hacer esta pregunta, que creo que es muy básica, pero no puedo encontrar una respuesta. El siguiente ejemplo funciona claramente. Pero me gustaría omitir la declaración de los cables ay by. module sub(output reg y); endmodule module t...
2
respuestas

¿Para qué se utiliza un #delay dentro de un proceso síncrono?

Encontré un proceso síncrono similar a este hoy, y noté de inmediato la presencia del #delay: 'define dly #1 always @ (posedge fpga_sysclk_b or negedge reset_l) begin if (!reset_l) begin mv_in <= 'dly 'h0; mv_datai &...
2
respuestas

¿Es bueno borrar el estado en 'posedge habilitar' en verilog

Estoy empezando con verilog y quería intentar crear un módulo que calcule si un punto en el conjunto de Mandelbrot difiere o no. Estoy planeando usar el IP de Xilinx para matemáticas de punto flotante de 32 bits. Bellow es el código que tengo ha...
1
respuesta

Verilog Agregar valor en un bloque siempre. SENCILLO

module prizes(TESTSSD); output reg [6:0]TESTSSD; reg [1:0]equals; always @(*) begin equals = equals + 1; case (equals) 0: TESTSSD = 7'b0000001; 1: TESTSSD = 7'b1001111; 2: TESTSSD = 7'b0010010; 3: TESTSSD...
1
respuesta

Rotación 3D usando aritmética de punto fijo: el objeto giratorio se está deformando (y encogiendo)

Tengo una placa FPGA (Virtex 5) para la cual he creado una GPU Wireframe con la capacidad de rotar un objeto de muestra utilizando una bola de seguimiento de 3 ejes. Además, he conectado la placa a un monitor de PC. ¿Inicialmente el objeto pu...