Tengo un diseño que se sintetiza en aproximadamente 50 macrocélulas.
Tengo esta sección de código:
module levers2(
input [2:0] LL,
input [2:0] RL,
output reg [10:0] DIVISOR,
output reg FAULT
);
reg [10:0] grid[0:63];...
que yo sepa, registre (por ejemplo, reg reg1) y registre el archivo (por ejemplo, reg [3: 0] reg2)
se puede usar en el bloque siempre, ya sea secuencial (es decir, siempre @ (campo de posición)) o combinacional (es decir, siempre @ *).
Sin...
Creé un módulo simple de Verilog que muestra números aleatorios. Este módulo tiene un contador que cuenta en cada borde del reloj y al presionar un botón, se muestra el número que se encuentre en el contador en ese momento. Aquí está mi código:...
¿Puedo tener una declaración de caso sin un siempre bloque como una línea si la condición no necesita una función siempre?
assign WORD_OUT = (SELECT_BIT_IN) ? WORD_IN1 : WORD_IN2;
pero si intento esto,
assign WORD_OUT = case (SELECT_B...
Estoy empezando con verilog y escribí este código aquí para probar si un número es primo. Sé que podría ser mucho más eficiente, pero es solo para la práctica. La forma en que se realiza la prueba de primado es cuando se envía la señal de reinic...
Estoy diseñando un circuito lógico convertidor de binario a BCD para implementarlo en FPGA de Xilinx Spartan 6, y tengo una advertencia durante la síntesis que se parece a esto:
WARNING:Xst:2170 - Unit binary_to_bcd_converter : the following s...
Estoy intentando escribir un módulo maestro SPI por mi cuenta para aprender FPGA-Verilog de manera eficiente. Aquí está el módulo spi_master:
module spi_master(
output [15:0] tx_data,
input [15:0] rx_data,
output mosi,...
Estoy tratando de optimizar un código verilog y encontré algo que no creo que sea correcto. Encontré un módulo que tiene una salida y utiliza ese valor de salida como condición en una declaración de caso. Hay un ejemplo:
module TT
(
out...
Tengo algunos problemas con una pregunta que me pide obtener el número de uno en la secuencia más larga en una entrada de 16 bits usando un número de 5 bits en verilog. Por ejemplo
(01110 11111 010101 = 00101 la respuesta es cinco dúo a la sec...
Estoy usando chancletas D en mi circuito divisor de reloj. Comencé con un FF y subí con la cantidad de divisiones que quiero tener en mi reloj. Así es como quiero que funcionen mis Dfs.
AhoratengomicódigoVerilogparaunFF.moduledff(clk,reset,d,...