Escribí un periférico IP personalizado en Verilog y lo conecté a MicroBlaze, usando una opción de coprocesador de hardware. Puedo ver el periférico conectado en el Diagrama de Diseño del Sistema. Todo se compila y la compilación es exitosa.
A...
Estoy usando Verilog en Lattice Diamond IDE con una placa de separación MachXO2 7000HE de celosía.
Construí un contador básico con una entrada límite que genera una salida de reloj de período variable. Funciona bien solo, sin embargo, cuando...
Estoy tratando de convertir el número Hex en la representación ASCII decimal en Verilog, he hecho el siguiente código que se convierte con éxito, pero esto costó mucho tiempo para mi diseño, ¿podría alguien ayudarme con alguna sugerencia para op...
Codifiqué un multiplicador de cabina de 4 bits en Verilog. Está funcionando bien para
Multiplicand Multiplier
+ 0 to 7 0 to +7 & -1 to -7
Pero no funciona para
multiplicand Multiplier
-8 +1 to...
Estoy tratando de sintetizar mis módulos Verilog en 1 módulo superior que contiene todos los módulos extraídos en 1 módulo superior.
Con la configuración de la opción de jerarquía en write_file, obtengo todos los módulos por separado.
No esto...
Actualmente estoy trabajando en un diseño de hardware como parte de mi proyecto en verilog.
Soy plenamente consciente de que usualmente usamos los registros para romper la ruta de datos, lo que a su vez nos ayuda a lograr el cierre de tiempo. Si...
Tengo un archivo de texto llamado "Hex_data.txt". Quiero cargar el contenido de Hex_data.txt en una RAM de nombre variable en verilog. Cuando intento esto, aparece un error que indica que no se puede encontrar el archivo de texto. ¿De dónde se c...
Tengo una parte del código de Verilog que básicamente intenta sintetizar un flip-flop. He estado experimentando y parece que puedo encontrar dos formas de escribirlo.
La primera forma es:
always @(posedge(clk),posedge(reset)) begin
if(r...
Tenía un código verilog. Hice un análisis de xpower sin el archivo .vcd, con el archivo .vcd (usando la simulación de ruta posterior y el modelo de ruta) y el archivo .vcd (usando $dumpfile("test.vcd") ). Estoy obteniendo resultados difere...
Estoy confundido acerca de lo que sucede cuando usamos un predictor de rama Bimodal en la arquitectura MIPS que se muestra en la imagen a continuación.
Estoy considerando el caso en el que ya existe una ranura de retardo de ramificación imple...