Estoy tratando de sintetizar mis módulos Verilog en 1 módulo superior que contiene todos los módulos extraídos en 1 módulo superior.
Con la configuración de la opción de jerarquía en write_file, obtengo todos los módulos por separado. No estoy realmente seguro de haberlo explicado correctamente, ya que soy bastante nuevo en esto.
El problema se ha solucionado con el comando compile_ultra como se menciona en los comentarios. Aquí hay una explicación.
Si se usa el comando compile , la desagrupación está deshabilitada de forma predeterminada. Por lo tanto, debe habilitarse explícitamente.
compile -ungroup_all
Por el contrario, la desagrupación automática se habilita de forma predeterminada si se usa el comando compile_ultra . No se requiere ninguna opción adicional en este caso.
compile_ultra