El modelado de lógica secuencial y combinacional dentro del mismo siempre bloquea una buena práctica o se recomienda codificarlos en bloques separados.
always @(a or b)
y = a ^ b;
always @(posedge clk or negedge rst_n)
if (!rst_n) q <...
Estoy usando el software Altera Quartus II para compilar Verilog para un FPGA Cyclone IV. En mi caso, el FPGA es fijo; No puedo conseguir uno más rápido.
Ahora, un módulo aislado en mi diseño, que trata con relojes relativamente rápidos, no e...
Me parece que always_comb no es sensible a las variables asignadas en el propio bloque. Por ejemplo, el siguiente bloque:
always_comb begin
a = b;
b = c;
end
parece ser solo sensible a c (por lo tanto, cuando c...
He estado leyendo Fundamentals of Digital Logic de Vranesic, y aunque repasa la sintaxis de Verilog, realmente no dice cómo usar ninguna de las herramientas disponibles para Verilog.
Parece que no hay ningún IDE para escribir Verilog. Estoy a...
Estoy tomando una introducción al curso de ECE como estudiante de CS y para un proyecto final, vamos a diseñar un juego codificado en Verilog utilizando la pantalla VGA en un tablero DE1-SoC.
Decidí crear un juego de ahorcado, pero estoy atas...
Primero, soy muy nuevo en verilog ... y los bancos de pruebas me están volviendo loco. Tengo un multiplicador canalizado y estoy tratando de escribir un banco de pruebas para verificarlo automáticamente. Mi problema es que aplico estímulos a la...
Tengo problemas para moverme por Verilog. Estoy tratando de crear un FSM que muestre los números en una de las pantallas y en el siguiente estado para mostrar una cadena. Hice la cadena para que se muestre por separado y el número por separado e...
Estoy almacenando en búfer en datos de un ADC. Los datos vienen en MSB-primera. Naturalmente, tengo un registro de 16 bits para almacenar en los datos:
reg [0:15] sample_in;
El índice MSB es 0, ya que aparece primero. Esto tiene más...
Para Verilog 2005, al escribir el banco de pruebas, ¿es posible crear una tabla de búsqueda de valores de retardo y luego asignar un cierto valor en ella para que sea el retardo de algún bloque de procedimiento?
Por ejemplo:
reg clk;...
Tengo el código Verilog y la simulación a continuación donde quiero ver las señales y comparar los relojes para cada uno de ellos.
'timescale 1ns / 1ps
module dff(clk, D, rst, Q);
input clk, D, rst;
output Q;
reg Q;
always @ (posedge clk...