Estoy usando el software Altera Quartus II para compilar Verilog para un FPGA Cyclone IV. En mi caso, el FPGA es fijo; No puedo conseguir uno más rápido.
Ahora, un módulo aislado en mi diseño, que trata con relojes relativamente rápidos, no está cumpliendo con los tiempos. He pasado un tiempo intentando simplemente el código y entiendo cómo el compilador interpretó mi código con el "visor RLT" y el "Visor de mapas tecnológicos".
A pesar de eso, mi diseño todavía no está cumpliendo con los tiempos. ¿Qué tengo que hacer? ¿Son técnicas / trucos específicos que puedo probar? ¿Puedo pedirle a Quartus II que haga todo lo posible para optimizar el módulo específico?