Preguntas con etiqueta 'verilog'

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¿Qué está mal con este intento de una memoria SDR RAM en Verilog?

Tengo un Spartan-6 FPGA conectado a la interfaz de memoria AEMIF en una SoC Da365 de DM365 que controlo. El AEMIF está configurado en el modo Seleccionar luz estroboscópica. Estoy tratando de implementar la lectura / escritura de memoria en el F...
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Error de sintaxis verilog de Icarus en un bloque de generación

En el nivel superior de un módulo, tengo el siguiente bloque: genvar i; generate for (i = 0; i < DEPTH; i++) begin fifo_element #(WIDTH) element (.clk(clk), .d_in(e_qd[i]),...
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Verilog - Array of Inputs

Soy nuevo en Verilog, así que, por favor, no me arruines. Si en un módulo declaro como vector de entradas [0:3]D o [3:0]D ¿Qué cambia?     
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¿La configuración de los pines como virtual afecta la sincronización?

Tengo un submódulo Verilog que estoy probando de forma independiente. Este módulo tiene demasiados pines de nivel superior para que quepan en mi FPGA, por lo que he establecido algunos de los pines como virtuales para que se compilen sin optimiz...
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Verilog test bench incorrectamente leyendo el vector de prueba

Estoy intentando usar un banco de pruebas para simular una función XOR de 4 entradas. He especificado las entradas de prueba y las salidas esperadas en un archivo de vector de prueba. Esto no es tarea, solo para el interés personal. Para las pri...
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El diseño no funciona correctamente cuando el retardo de la red del reloj es ligeramente mayor en spartan3a fpga

Estoy ejecutando mi diseño en spartan3a 3s700afg484 a 50 mhz. No hay infracciones de tiempo de configuración y retención. Solo hay una red de reloj global. El informe de mi reloj para dos ejecuciones es RUN 1: Información: [707]...
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Número de pines de E / S en Xilinx Virtex 5

Puede que esta no sea una pregunta típica de Stackoverflow, pero no estaba seguro de dónde podría obtener esta respuesta. Tengo el código Verilog para multiplicar dos matrices y leerlas, pero mi rendimiento está limitado significativamente po...
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Da libertad de síntesis para elegir la señal

Me pregunto si hay algún tipo de indiferencia en Verilog (o VHDL) donde pueda decir, use la señal A o la señal B, realmente no me importa porque serían funcionalmente equivalentes, solo ¡Haz tu mejor esfuerzo, buena suerte! Ejemplo : module...
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Asignando el valor diferente a los parámetros en Generar bloque en Verilog

Quiero crear una instancia de un módulo que tenga parámetros usando el bloque de generación. Pero quiero asignar diferentes valores a los parámetros para diferentes instancias del módulo. Por ejemplo:    Este es mi módulo que quiero ins...
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Lista de sensibilidad en Verilog

por ejemplo, si hay un caso en el que un "claro" de salida es sensible tanto para el margen como para el margen, ¿lo escribimos como: siempre @ (claro del margen, claro del margen)? ¿O es imposible que ambas sensibilidades ocurran al mismo ti...