Número de pines de E / S en Xilinx Virtex 5

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Número de pines de E / S en Xilinx Virtex 5

#1 de Paebbels (1 votos)
#2 de alex.forencich (1 votos)

2

Puede que esta no sea una pregunta típica de Stackoverflow, pero no estaba seguro de dónde podría obtener esta respuesta.

Tengo el código Verilog para multiplicar dos matrices y leerlas, pero mi rendimiento está limitado significativamente por el número de pines de E / S en la placa Xilinx Virtex 5 ( enlace ) que estaríamos usando. (Estoy diseñando en el Xilinx ISE)

¿Cómo puedo saber cuál de los pines mencionados en la hoja de datos se puede usar como pines de salida digital? He revisado la hoja de datos varias veces, pero no puedo saber cuál de los pines se puede usar para leer mis matrices (estimé que el número era ~ 20-30, pero no estoy seguro).

¡Gracias!

PD: me gustaría usar cada pin de salida que tengo, ya que no estaremos implementando en la pizarra, sino simplemente calculando el rendimiento máximo teórico)

fpga verilog xilinx

pregunta user1586

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Puede que esta no sea una pregunta típica de Stackoverflow, pero no estaba seguro de dónde podría obtener esta respuesta.

Marque esta pregunta para moverla a Ingeniería eléctrica - > ese es el lugar correcto :)

Los FPGA son circuitos digitales, por lo que normalmente solo hay unos pocos pines analógicos. Por ejemplo, un XC5VLX50T en una placa ML505 se ensambla en un paquete FFG1136. Eso significa que el chip tiene 1136 pines. 480 de ellos son para E / S digital.

Recursos:

Guía de la familia Virtex-5 - > descripción general, características y conteos de pines
Empaquetado de Virtex-5 y Pinout - > descripciones de los pines

BUT

¡Leer las matrices de los pines GPIO es la solución a tu pregunta! Debe usar una interfaz de comunicación normal como: PCIe, Ethernet o UART para transferir datos hacia y desde FPGA.

score 1 · Answer 2

El FPGA más grande que puedes obtener en esa placa es el XC5VFX70T en el paquete FFG1136. Ese chip tiene 640 pines GPIO y 16 transceptores GTX. Los transceptores GTX son buenos a 6.5 Gbit / seg, por lo que pueden hacer PCIe gen 2 a 5 Gbit / seg por carril. Si usa los 16 transceptores, eso significa 104 Gbit / seg. A 6,5 Gbit / seg / transceptor o 80 Gbits / seg a 5 Gb / seg / transceptor en ambos sentidos (cada transceptor le brinda un par de TX y un par de RX). Los pines de E / S sin procesar deben ser capaces de funcionar hasta 1,25 Gbit / s como pares LVDS, de modo que serían alrededor de 400 Gbit / s en una dirección. Sin embargo, eso sería una gran cantidad de conexiones, probablemente sería una mejor idea considerar solo los transceptores GTX. Además, no olvide que la lógica de la interfaz de E / S podría ocupar una cantidad significativa de recursos lógicos, especialmente si está tratando de poner en práctica todos los pines de E / S.

Número de pines de E / S en Xilinx Virtex 5

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