No, no hay manera de exportar una lista de redes de nivel de puerta de enlace. Los simuladores de Verilog existen, y hay varios compiladores a niveles intermedios, pero la asignación de bajo nivel es propiedad de cada fabricante de FPGA: sus divisiones de herramientas (piensan que) necesitan ganar dinero.
Incluso si pudiera, no hay forma de que Cadence (o cualquier otra herramienta de análisis de circuitos) pueda analizar un diseño de FPGA de una complejidad significativa. Incluso el Cyclone II más simple tiene 4,600 bloques de elementos lógicos que contienen 16 funciones lógicas, que probablemente representan 10,000,000 o más transistores. Entonces tiene 120kb de RAM, multiplicadores, periféricos, PLL, etc., etc. Incluso el proyecto Verilog más simple posible involucrará miles de estos transistores. Incluso con una gran PC con mucha memoria RAM, el programa de simulación no está diseñado para esto. Un par de cientos de transistores en un diseño realmente complejo, tal vez. ¿Diez millones? De ninguna manera.
La cadencia simula un diseño a nivel de dispositivo: cada transistor se asigna como un transistor, con capacidad de compuerta, corriente de fuga, etc. Para el FPGA, no necesita este nivel de detalle. Es suficiente modelar elementos a un nivel más alto que el nivel del dispositivo. Para esto, Altera (y Xilinx, si estás en esa plataforma) proporcionan estimadores de potencia en sus herramientas. Como Brian señaló, esto es PowerPlay en Quartus. Estas herramientas tienen en cuenta los efectos dinámicos y tienen los modelos de transistores ya codificados.