Si inicializa una matriz en Verilog, como:
entrada [2: 0] A;
A [2: 0] = 0;
¿Eso le asignaría a A [0], A [1] y A [2] el valor 0? ¿O hay otra forma de hacerlo?
Gracias por tu ayuda.
Si inicializa una matriz en Verilog, como:
entrada [2: 0] A;
A [2: 0] = 0;
¿Eso le asignaría a A [0], A [1] y A [2] el valor 0? ¿O hay otra forma de hacerlo?
Gracias por tu ayuda.
En primer lugar, eso no es una matriz. Es un bus es decir, un paquete de cables. Por lo tanto, entrada [2: 0] sería un bus de 3 bits.
Asignarlo a 0 no tendría mucho sentido ya que es una entrada, no una salida. Sin embargo, si está asignando cualquier otro cable, necesita ver cuál es el patrón de bits del número que se está asignando, por ejemplo,
wire [2:0] B = 3'd6;
Eso asignaría el patrón de bits 110 al paquete de cables, B.
B[2] would be 1;
B[1] would be 1;
B[0] would be 0;
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