En el código de ejemplo a continuación de Doulos que modela RAM usando una matriz, ¿por qué es la dirección retrasado?
Específicamente, ¿por qué se molestaron en crear una segunda señal read_address en lugar de usar la entrada address para acceder a la matriz?
Sospecho que tiene algo que ver con concurrente versus secuencial, pero no puedo entenderlo ...
-- Simple generic RAM Model
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-- | Copyright 2008 DOULOS |
-- | designer : JK |
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library IEEE;
use IEEE.STD_LOGIC_1164.all;
use IEEE.Numeric_Std.all;
entity sync_ram is
port (
clock : in std_logic;
we : in std_logic;
address : in std_logic_vector;
datain : in std_logic_vector;
dataout : out std_logic_vector
);
end entity sync_ram;
architecture RTL of sync_ram is
type ram_type is array (0 to (2**address'length)-1) of std_logic_vector(datain'range);
signal ram : ram_type;
signal read_address : std_logic_vector(address'range);
begin
RamProc: process(clock) is
begin
if rising_edge(clock) then
if we = '1' then
ram(to_integer(unsigned(address))) <= datain;
end if;
read_address <= address;
end if;
end process RamProc;
dataout <= ram(to_integer(unsigned(read_address)));
end architecture RTL;