¿Qué cosas se pueden hacer en VHDL pero no en verilog y viceversa?

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VHDL y Verilog son bastante similares, pero no tienen las mismas características, aunque sin duda hay una superposición masiva.

¿Cuáles son algunas de las cosas que son más fáciles de hacer en VHDL pero no tan fáciles o incluso imposibles de hacer en Verilog? Solo quiero entender cómo se comparan.

Me pregunto que si uno es tan bueno como el otro, ¿por qué no usar uno de los dos y simplificar el trabajo de los proveedores de EDA que crean herramientas para simular y sintetizar estos HDL y también el trabajo y la vida de muchos otros? gente?

    
pregunta quantum231

2 respuestas

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VHDL toma prestado de Ada, y está fuertemente tipado en comparación con Verilog. Las cosas simples son más fáciles de hacer en Verilog, pero las cosas complejas son más fáciles de hacer en VHDL. Ambos pueden hacer el trabajo. Verilog le permite usar el preprocesador de C, que a veces es bueno en comparación con los genéricos.

Nada es imposible en ninguno de los dos.

    
respondido por el IanJ
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* Se inicia una respuesta incorrecta *

El Manual de Metodología de Reutilización tiene una sección sobre el estilo de codificación HDL recomendado y una más específica sobre VHDL a la traducción verilog. Lo que más recordé es que las declaraciones "generadas" deben evitarse cuando se escriben para su reutilización porque no tienen equivalencia en verilog.

* Fin de respuesta incorrecta *

El usuario TM90 señaló en un comentario a continuación que el bloque generado existe en Verilog. Mi respuesta es incorrecta.

    
respondido por el Gabriel Lamarre

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