En Verilog, uno puede trabajar con cadenas de la siguiente manera:
reg test [12 * 8 - 1:0] = "Hello world!";
¿Hay una manera de decirle al compilador que simplemente tenga un reg de la longitud apropiada similar a C?
reg test [] = "Hello world!";
En SystemVerilog, simplemente podemos usar el tipo de datos de cadena:
string hello = "Hello world!"
Pero en Verilog su primera línea sigue siendo la mejor opción:
reg test [12 * 8 - 1:0] = "Hello world!";
EDITAR: Para la síntesis, incluso en SystemVerilog, es mucho más seguro hacer algo como esto:
parameter CSIZE = 8;
parameter CCOUNT = 80;
reg [CCOUNT * CSIZE – 1 : 0] heythere = “Hello, world!”;
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