Verilog: ¿Un registro conserva su valor actual si no se le indica explícitamente que lo haga?

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Verilog: ¿Un registro conserva su valor actual si no se le indica explícitamente que lo haga?

#1 de Dave Tweed (1 votos)

2

Considera este código:

reg myReg [4:0];

always @ ( posedge clk )
begin

    if ( someCondition )

        case ( someValue )

            1       : myReg <= 20;
            2       : myReg <= 31;

            //default : myReg <= myReg;

        endcase
end

Si la declaración default: myReg <= myReg está comentada, ¿qué sucede cuando someValue en la condición del caso no es 1 o 2 ?

fpga verilog

pregunta Jet Blue

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Sí, el registro conservará su valor si no se lo asigna explícitamente.

De hecho, esta es la razón por la que las personas tienden a crear cierres involuntarios en el código combinatorio ( always @* ... ) cuando se olvidan de crear asignaciones explícitas para cada registro para cada ruta a través del código.

Verilog: ¿Un registro conserva su valor actual si no se le indica explícitamente que lo haga?

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