¿Cómo entender el informe de tiempo después de la síntesis?

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Después de la síntesis de mi código verilog. Estoy recibiendo el siguiente informe de tiempo. Creo que muestra algún error en mi código.

Resumen de tiempos:

Grado de velocidad: -2

Período mínimo: 2.334ns (Frecuencia máxima: 428.376MHz)
Tiempo mínimo de llegada de entrada antes del reloj: no se encontró ruta
   Tiempo de salida máximo requerido después del reloj: 1.282ns
Retardo máximo de la ruta combinacional: no se ha encontrado ninguna ruta

Lo principal que me molesta es el comentario resaltado en negrita. ¿Está mostrando algún tipo de error?

    
pregunta Shine_flower

3 respuestas

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No, no hay error.

La síntesis solo calcula los tiempos porque no aplicó ningún archivo de restricción. En el flujo normal de ISE, las restricciones se aplican en el paso de traducción. Si es demasiado tarde y necesita comprobaciones u optimizaciones de restricciones anteriores, puede aplicar un archivo de restricciones XST (* .xcf) con información de tiempo.

La sintaxis es la misma que en los archivos ucf pero solo se permiten restricciones de tiempo. El procesamiento de un archivo xcf se puede habilitar en las propiedades del proceso de síntesis.

Editar:

Lo siento, pasé por alto sus líneas en negrita mientras escribía mi respuesta.

Hay 4 tipos de conexiones en un diseño (en orden de las líneas informadas):

  • elemento con reloj a otro elemento con reloj (por ejemplo, flip flop)
  • Pin de entrada al elemento sincronizado
  • elemento sincronizado para pin de salida
  • Pin de entrada a pin de salida

Cuando la síntesis informa No path found , solo significa que este tipo de ruta no existe en su diseño. Y así no puede reportar ningún tiempo.

    
respondido por el Paebbels
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No es un error.

  

Tiempo de llegada de entrada mínimo antes del reloj: no se encontró la ruta

Esto simplemente significa que no hay una ruta lógica desde cualquier entrada a un flip-flop (o latch).

  

Retardo máximo de la ruta combinacional: no se encontró una ruta

Y esto significa que no hay una ruta lógica desde cualquier entrada a cualquier salida sin un flip-flop entre (= ruta combinacional).

Parece que tu diseño no tiene entradas.

    
respondido por el Martin Zabel
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Período mínimo: 2.334ns (Frecuencia máxima: 428.376MHz) Tiempo mínimo de llegada de entrada antes del reloj: no se encontró ruta Tiempo de salida máximo requerido después del reloj: 1.282ns Retardo máximo de la ruta combinatoria: no se encontró una ruta

¡Hola!

Tu código es correcto y la síntesis también. Mejor Usted aplica los valores de entrada directamente en esa declaración solo en lugar de aplicar en testbench. Entonces puedes observar el retardo de la ruta combinacional.

    
respondido por el user191659

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