Tengo el siguiente bloque de código -
always @(posedge clk) begin
if (reset)
oe_hold <= 1'b0;
else begin
oe_hold <= 1'b0;
if (oe && (oe_hold | we))
oe_hold <= 1'b1;
end
end...
Estoy implementando un filtro FIR en Verilog, usando la placa DE2. Por alguna razón, la salida de los altavoces está llena de estática, aunque parece que filtra algunas frecuencias. Aquí está el código para el FIR:
// Local wires.
wire read_re...
Mi interés está más en cómo se verá el circuito sintetizado real y en qué componentes se construirá. Aquí hay un ejemplo de módulo de RAM 64x1:
module ram64X1 (clk, we, d, addr, q);
input clk, we, d;
input [5:0] addr;
output q;
re...
Estoy interesado en diseñar (con verilog) algunas estructuras de memoria que tengan varios puertos de lectura / escritura (digamos 3). He estado estudiando arquitectura y lo que he oído es que estas no son implementaciones de hardware triviales...
Mi profesor me ha pedido que escriba vectores de prueba para el controlador que se muestra en el siguiente circuito:
No hemos implementado el controlador a partir de ahora. Quiero entender qué es exactamente lo que escribimos en un vector...
Encontré muchas publicaciones que dicen que el bloqueo inicial no se puede sintetizar en Verilog HDL . Incluso seguí la referencia estándar ( enlace ).
Personalmente uso restablecer para inicializar cualquier contenido en bloques de memo...
Tengo una pregunta de diseño lógico / Verilog sintetizable. Mi pregunta es más lógica que la sintaxis.
Deseo implementar algún tipo de enrutador que tenga tres puertos de entrada / salida de UART RS232 dúplex completo, que se envían paquetes...
Basé un diseño FPGA en el código de referencia de Lattice que, en el archivo de restricciones de tiempo .lpf , especifica:
BLOCK INTERCLOCKDOMAIN PATHS
Los dos dominios principales de diseño del reloj son 100Mhz y 125Mhz, por lo que e...
Supongamos que tenemos el siguiente código donde a , b y c tienen un ancho de 3 bits que representa números sin signo:
a <= (b + c);
El diseñador espera un desbordamiento en este caso. Por ejemplo, si b y c...