Verilog - El nombre es opcional al crear instancias de puertas primitivas

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¿Por qué el nombre es opcional al crear instancias primitivas? ¿Puertas, pero no opcionales cuando los módulos definidos son instanciados?

EDITAR (EJEMPLOS)

// Instantiate primitive gates
xor (S, x, y);
and (C, x, y);
endmodule

vs

// Instantiate half adders
half_adder HA1 (S1, C1, x, y);
half_adder HA2 (S, C2, S1, z);
    
pregunta Tantaros

1 respuesta

3

Debido a que un módulo de cualquier uso tiene identificadores declarados dentro a los que es posible que tenga que acceder, ya sea desde dentro de su código, o externamente para la depuración (como un volcado de forma de onda). No hay nada dentro de lo primitivo que puedas observar. Necesita un nombre de instancia para crear un nombre de ruta calificado.

    
respondido por el dave_59

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