¿Cuál fue la motivación para hacer que las descripciones de comportamiento sean una parte tan importante de Verilog?

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No uso Verilog para nada serio, pero lo uso en mis clases, y estoy empezando a pensar que debo faltar algo sobre el atractivo de la descripción del hardware de comportamiento.

Cuando escribo Verilog siento que la descripción del comportamiento está resolviendo el problema fácil, es decir, hacer una descripción estructural del hardware; y no estoy realmente seguro de si lo hace mucho más fácil. Pero me encuentro pasando mucho tiempo revisando y volviendo a comprobar mis if sy case s para asegurarme de que sean realmente combinatorios cuando quiero que lo sean.

¿Quizás no estoy diseñando el tipo correcto de hardware para hacer que always blocks sea conveniente?

    
pregunta Owen

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Debe recordar que aunque la síntesis de hardware es importante, la verdadera razón de la existencia de Verilog (y VHDL) es la simulación.

Estos idiomas están diseñados para permitir a los usuarios modelar y entender su hardware, a menudo incluso antes de que se creen. Permiten analizar sistemas completos y ajustar sus diseños a la perfección. Entonces, el modelo de hardware se puede transformar en algo sintetizable. Con el modelo de diseño, el modelo de síntesis y las pruebas apropiadas, el usuario puede estar seguro de que la definición de hardware propuesta implementa completamente su diseño.

Todas las características locas (y no tan locas) de Verilog que aún no estás usando, están ahí para hacer que escribir modelos de hardware sea (relativamente) fácil.

    
respondido por el James

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