Como continuación de mi pregunta anterior , ¿hay alguna de manera, en Verilog, instanciar n veces un módulo dado, sin tener que usar n líneas diferentes:
myModule instance1();
myModule instance2();
myModule instance3();
...
¿Puedo crear una instanciación "por lotes" en Verilog?
Ok, lo encontré. Busque aquí para la "declaración de generación":
Verilog 2001
generate statementpermite crear instancias Módulos múltiples sin necesidad de escribirlos tantas veces o crear instancias. Módulos condicionalmente. Puede utilizar if-else para condicionalmente instanciar los módulos. Además, si quieres instanciar lo mismo. módulo varias veces y luego usar mejor for loop . Esto te salvara mucho tiempo.
El siguiente código hará el trabajo:
genvar i;
generate for (i = 0; i < n; i = i + 1) begin
myModule instance();
end endgenerate
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