Estoy tratando con la síntesis de las fuentes de verilog utilizando la herramienta Vivado Design Suite 2013.3 por primera vez.
El comportamiento de mi diseño es correcto según lo verificado por la simulación de la síntesis previa.
Mi problema es que una vez que realizo la síntesis, la lista de conexiones resultante está vacía y esto se confirma en el informe de utilización que muestra que se ha utilizado algo en el tablero que elegí anteriormente.
Lo único que puedo ver del esquema son los puertos del módulo superior de mi arquitectura:
Estaeslautilización:
Me han dicho que, dado que mi fuente de datos es de fuera de mi dispositivo, tengo que configurar la opción IOB en la configuración de síntesis, pero ninguna de las guías oficiales de Xilinx me está ayudando en esto.