Tengo un netlist precompilado (creado por Xilinx ISE 14.7), que se importa a Vivado 2015.4 y se usa en síntesis para ensamblar mi diseño completo. Vivado informa de rutas sin restricciones para la lista de redes importada.
De acuerdo con la...
Supongamos que tenemos un algoritmo iterativo como:
r(j) := f(r(j-1))
r(0) := value
Y ese vhdl implementó un proceso para tales algoritmos (asumiendo un poco de pseudocódigo ...)
process(x) is
variable r := x;
variable k := 0;
begin...
Está bien, tenga otro en el que el manual de soluciones sea vago.
Tengo que reducir \ $ f = (x1 + x3 + x4) (x1 + x2 '+ x3) (x1 + x2' + x3 '+ x4) \ $. Sin embargo, justo en el primer paso, la solución hace algo que no entiendo.
Van a \ $ (x...
Mi módulo verilog se crea una instancia en una entidad superior de VHDL. Quiero pasar las configuraciones de tiempo de diseño de enteros al módulo verilog. Estas son las configuraciones iniciales que deberían aparecer al reiniciarse.
module ab...
Estoy creando un diseño utilizando el FPGA de la serie Altera Stratix V GX. Para la comunicación del dispositivo host estamos utilizando la interfaz PCIe x8.
La interfaz en sí misma ocupa 3,058 ALM (de los 234,720 disponibles).
Con 1 copia...
Esta pregunta está en el contexto del uso de verilog / systemverilog para RTL sintetizable.
Tengo algunas señales vectoriales que van a través de los límites de los módulos que actualmente están definidos como puertos de entrada.
La razón por...
A continuación se muestra el resumen de utilización del dispositivo para el diseño ( Zynq 7010 ) y el uso de Slice LUTs supera el número disponible. Anteriormente, era del 82% y ahora supera después de agregar un bloque de código de suma de comp...
Tengo un circuito combinacional y me gustaría encontrar su ruta crítica en el compilador de diseño. Esencialmente, quiero saber cuánto reducirá la lógica combinacional la frecuencia de reloj máxima del diseño secuencial más grande.
Para este p...
Realmente no pude entender cómo se aplican las condiciones de SDC para minimizar la siguiente Red Booleana desde Giovanni De La diapositiva de Micheli Estoy estudiando.
Dado:
$$ x = a '+ b $$
$$ y = abx + a'cx $$
Minimizar \ $ fy \ $...
Estaba intentando depurar una secuencia de comandos escrita para síntesis utilizando el horario central de Synopsys.
¿Puede alguien explicarme cuál es la función de set_dont_touch_network ?
Tengo estas 2 declaraciones:
set_don...