Estoy creando un diseño utilizando el FPGA de la serie Altera Stratix V GX. Para la comunicación del dispositivo host estamos utilizando la interfaz PCIe x8.
La interfaz en sí misma ocupa 3,058 ALM (de los 234,720 disponibles).
Con 1 copia de una unidad de diseño personalizado, el número de ALM aumenta a 3,077, solo 19 más. Por lo tanto, deberíamos esperar que cada otra copia ocupe 19 unidades, ¿verdad?
Pero cuando compilamos con 4,096 copias de la misma unidad de diseño, 6,282 ALM se agotan, lo cual es mucho menos de lo anticipado. ¿Por qué parece que la utilización lógica aumenta de manera no lineal?