Estoy tratando de construir algunos circuitos de baja potencia en el nivel RTL. ¿Cómo me ocuparía de codificar el aislamiento de los operandos para que la herramienta de síntesis (ASIC / FPGA) lo reconozca? Suponiendo que la especificación requi...
Acabo de terminar de escribir un diseño bastante completo en ISE 14.7 dirigido a un dispositivo Virtex7. La simulación de comportamiento (en Isim) toma un tiempo pero funciona perfectamente.
Por lo tanto, intenté pasar al siguiente paso agreg...
En el informe de sincronización de una síntesis con Synopsys VCS, una advertencia indica:
Advertencia: El diseño contiene 8 redes de alto fanout. Se utilizará un número de fanout de 1000 para los cálculos de demora que involucren estas red...
Tengo un problema con mi código de verilog cuando lo sintetizo. Se muestra el error de varios controladores. Creo que puede ser que sea por los múltiples bloques que siempre uso en él. Entonces, ¿cómo puedo solucionarlo? Aquí está:
module chec...
Estoy tratando de sintetizar mi código Verilog, que escribí usando la herramienta Modelsim para MAC de 8 bits en Cadence Encounter. El archivo que se genera después de la síntesis debe volver a comprobarse para la funcionalidad en Modelsim. Sin...
Tengo una señal de 16 bits, para mí solo los últimos 4 bits son importantes y los primeros 12 bits son siempre "0", así que no hago nada con los primeros 12 bits y al final sale de mi componente al siguiente componente como este:
my16bitsignal...
Estoy intentando depurar mi proyecto VHDL en Vivado 2014.03 en un KC705 .
Mi proyecto consta de varios módulos VHDL implementados como núcleos IP personalizados, que están conectados en un diseño de bloque.
Seleccioné mark debug en...
He estado tratando de construir una sólida comprensión de la síntesis digital. Y he encontrado un libro útil ( this ) para ello, específicamente I ' m en "optimización arquitectónica" ahora (sección 4.5). En dicha sección se explica la compensac...
Mi pregunta aquí es con referencia a esta pregunta formulada previamente .
Actualmente, puedo generar retrasos para cada señal según lo desee.
A continuación, quiero generar diferentes retrasos para los bordes ascendentes alternativos de...
Ahora estoy tratando de estudiar sobre el préstamo de tiempo como se refiere aquí:
"Time Borrowing": Análisis de tiempo estático (STA) básico (parte 2) .
Especialmente, estoy viendo esto:
¿Cómo obtener tiempo y cómo conseguir que es...