Estoy tratando de sintetizar mi código Verilog, que escribí usando la herramienta Modelsim para MAC de 8 bits en Cadence Encounter. El archivo que se genera después de la síntesis debe volver a comprobarse para la funcionalidad en Modelsim. Sin embargo, esta vez está generando muchos errores de la forma:
** Error: /ugassignments/ma3ps139/cadence/vedic8_syn/synthesis/fsd0k_a_generic_core_21.lib.src(21703): $width( posedge CK:350 ps, :400 ps, 159 ps );
Además, el archivo de código sintetizado muestra que tiene muchos cables "NO CONECTADOS", por lo que no está generando los resultados. Sin embargo, cuando trato de rastrear esa parte del código sintetizado hasta el código original, no parece haber tales cables colgando.
Soy nuevo en esto. Por favor ayuda.