Soy un ingeniero de rtl.
Estoy confundido entre la diferencia de sdf y spf back anotación.
Como sé, sdf vino de STA (PT) y SPF vino de STAR-RC.
Así que en mi experiencia, la sdf solía sincronizar la lista de redes sin elementos RC.
A continuació...
En un diseño que tengo, estoy usando un arb de memoria (recibiendo solicitudes de mem de dos maestros) ¿Cuáles son las ventajas y desventajas de cada uno de los siguientes:
use un mux para leer los datos de cada maestro, de modo que si la m...
Necesito crear un módulo que sea responsable de buscar en la memoria general para encontrar un valor específico y devolver la ubicación de la dirección, pero tengo el siguiente error después de hacer Synthesize en Xilinx.
Loop count limit exce...
Estoy tratando de crear el diseño de mi diseño para un acumulador multiplicador de 8 bits en la herramienta de encuentro de Cadencia de SoC. Después de enrutar el diseño con el comando wroute , la herramienta está generando muchos errores...
generé un archivo de netlist de verilog con la ayuda de un caso de prueba para el codificador 2-1. Para probar el netlist, dibujo el diagrama esquemático e intento encontrar la salida. No puedo cargar la imagen del esquema que dibujé a mano pero...
Buen día,
Necesito ayuda Empieza a trabajar con Synopsys Synplify. Importe mi proyecto Xilinx ISE (funciona completamente).
Intente ejecutar y recibir: "No hay sobrecarga coincidente para to_integer" para esta línea
rgb(7 downto 0) <=...
Hay dos relojes en el sistema, clk2 se deriva de clk1 con un cambio de fase de 180 grados. Hay datos de 1 bit de clk1 a clk2.
Sé que este es un tipo de escenario asíncrono y los métodos tradicionales es el uso de 2 FF o un FIFO asíncrono para...
Tengo un diseño que luego de la síntesis en el reloj 500 picosegundos en dc_shell toma aproximadamente 2 minutos ejecutar la lista de redes sintetizada contra el banco de pruebas. El netlist sintetizado funcionó como se esperaba.
Después de e...
Aquí hay una versión simplificada de mi problema. Tengo dos conjuntos de registros como se muestra. Son operados en diferentes momentos y no hay camino entre ellos. Son cronometrados por un solo puerto de reloj. El conjunto de registros rojos so...
Tengo un archivo BSDL para un dispositivo para el que necesito generar patrones de prueba a través de un FPGA. Aprendí que BSDL es un subconjunto de VHDL pero el archivo parece que describe el hardware del DUT. Sé que este archivo es interpretad...