Aquí hay una versión simplificada de mi problema. Tengo dos conjuntos de registros como se muestra. Son operados en diferentes momentos y no hay camino entre ellos. Son cronometrados por un solo puerto de reloj. El conjunto de registros rojos son pocos en número, sin mucha lógica entre ellos y se operan a 320MHz. El conjunto azul de registros se opera a 80MHz.
Si utilizo create_clock en el puerto clk con una frecuencia de 350MHz, el conjunto azul de registros, incluida la gran parte del árbol de reloj que nunca funcionará a más de 80MHz, se optimiza innecesariamente.
Definí dos relojes en el mismo pin con create_clock , los hice physically_exclusive con set_clock_groups y set_false_path entre el reloj de 350MHz y el conjunto azul. Pero la herramienta (Género) todavía le dice que hay múltiples formas de onda de reloj que controlan los registros azules (ambos establecidos). También intenté poner un create_generated_clock con -divide_by 4 en el punto de fanout del reloj común del dominio de 80MHz. La restricción de 350MHz todavía se está propagando en todas partes.
¿Cómo puedo evitar que la definición de reloj de 350MHz se propague al dominio de 80MHz?
