Cadencia SoC encuentro

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Estoy tratando de crear el diseño de mi diseño para un acumulador multiplicador de 8 bits en la herramienta de encuentro de Cadencia de SoC. Después de enrutar el diseño con el comando wroute , la herramienta está generando muchos errores de cortocircuito y superposición. ¿Cómo puedo resolver esto?

    
pregunta titan

2 respuestas

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Una forma fácil de minimizar los errores de cortocircuito y superposición es aumentar el área de viruta durante la planificación del piso. Esto se puede hacer aumentando las dimensiones del chip. Aumentar el área también reduce el tiempo que se tarda en wRoute para enrutar diseños pequeños.

    
respondido por el titan
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Pasos a seguir para depurar las violaciones de DRC

Comprobaciones primarias :

  1. Comprueba en qué capa están las violaciones en su mayoría
  2. Vuelva a ejecutar el paso de wroute especificando un mayor número de iteración final

Para confirmar que no es un error de herramienta :

  1. Seleccione la infracción en el navegador de violaciones y verifique la descripción de la infracción
  2. Compare las medidas en la descripción con la LEF
respondido por el Thar

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