He estado tratando de mejorar mi comprensión de la optimización del circuito digital.
Con tal objetivo en mente, he estado estudiando desde book . He estado tratando de entender matemáticamente los significados de las definiciones dadas, sin em...
Mientras se diseña PISO (paralelo en serie fuera) en Xilinx Vivado usando Verilog, la forma de onda de salida de la simulación de comportamiento (nivel RTL, pre-síntesis) muestra un valor correcto (salida deseada) pero post-síntesis o post-imple...
Intenté implementar un sumador en mi CPU VHDL en la que estoy trabajando. Soy bastante nuevo en VHDL, por lo que mi código podría no ser tan bonito como debería ser.
De todos modos, estoy usando la placa de desarrollo FPGA Wartwing Spartan 6...
No he podido encontrar un libro o información en Internet sobre la forma correcta de describir una ecuación matemática en Verilog.
Con la forma correcta que quiero decir, por ejemplo, ¿cómo analizar la ecuación y expresarla, Behavioral? ¿Secu...
Me gusta esto:
$$ V_0 = 5V_1 - 3V_2 + \ frac {V_3 + V_4} {2} - V_5 $$
Sé de la función de transferencia, pero no puedo hacer circuitos a partir de estas relaciones y no puedo encontrarla en ningún libro.
Por lo tanto, estoy en este curso de laboratorio que debe tomarse simultáneamente con la clase principal de circuitos div superiores, pero nos asignaron un laboratorio que nuestro profesor no explicó y que el manual de laboratorio no explica....
Estoy analizando un archivo verilog para siempre.
en esto, ¿cuál debería ser el valor de "en" en caso de que primero y luego en segundo?
always @(in1, in2, en) begin
out = in2;
if(en) begin
out = in1;
donde in1, in2 y e...
Estoy tratando de sintetizar un archivo verilog con una parte de código como esta (obviamente no había declarado el módulo y otras variables de entrada y salida)
input [15:0] me;
reg [15:0] p_array [7:0];
reg abc_pqr [2:0];
abc_pqr[0] <...
He generado una RAM de puerto único (primitiva DP8KC) desde IP express usando la herramienta Lattice y luego estoy creando una instancia con el registro de desplazamiento de 48 bits, que está en el lado de entrada. La salida del registro de desp...