Xilinx Vivado WebPack 2016.3 - ¡la síntesis no se detiene!

'timescale 1 ns / 1 ns

module adder
          (
           In1,
           In2,
           Out1
          );


  input   signed [31:0] In1;  // int32

  input   signed [31:0] In2;  // int32

  output  signed [31:0] Out1;  // int32

  wire signed [31:0] Add_out1;  // int32

  assign Add_out1 = In1 + In2;

  assign Out1 = Add_out1;

endmodule  // adder

Como novato, estoy tratando de implementar un circuito de sumador simple con Xilinx Vivado WebPack 2016.3. Estoy utilizando la placa artix7 xc7a100tcsg324-1 (Nexys4 DDR). Pude generar el diseño elaborado, pero cuando intento dimensionar el circuito, se ejecuta durante un tiempo infinito y se debe detener manualmente y no hay salida. Además, no hay salida de registro.