He estado aprendiendo Verilog y Vivado en la escuela, y ahora estoy muy confundido por el uso de autobuses y matrices. ¿Alguien puede aclarar lo siguiente?
¿Cuál es la diferencia entre una matriz y un bus?
Durante la declaración, un bus s...
Estoy intentando crear una biblioteca de componentes en VHDL. Tengo muchos archivos de origen .vhd con diferentes componentes. Lo ideal sería poder crear una instancia de ellos en un diseño utilizando el mismo método que una biblioteca estándar...
Estoy haciendo mi diseño con Vivado HLs y Vivado y estoy haciendo algunas transferencias algo grandes entre DDR y mi bloqueo de IP personalizado y viceversa.
Cada transferencia de DDR a IP personalizada es de 256x256x4 = 262144 bytes y ocurre...
He escrito un FIFO parametrizado para su reutilización. Como quiero usar el FIFO en varios lugares, agregué varias señales de salida para el estado de relleno, como full , empty , almostFull y almostEmpty .
Sin embarg...
Estoy trabajando en un programa Verilog en el que quiero que muestre algún tipo de forma de onda de audio (capturada desde mi micrófono) a través de un VGA. Utilizo el siguiente módulo para cambiar las nuevas muestras de audio y lo intercambio c...
Estoy escribiendo un diseño VHDL en Xilinx Vivado. Recibí un código de ejemplo para una tarjeta FMC donde todos los puertos están designados como inout . Si uso un puerto inout solo como in o out en el resto de mi arqu...
Estoy trabajando con Artix 7 (xc7a15tftg256). Cuando el tiempo de ejecución de ejecución, muestra el siguiente mensaje de error:
[Place 30-574] Mala ubicación para enrutar entre un pin IO y BUFG. Si esta condición subóptima es aceptable pa...
Soy un novato en el diseño de sistemas digitales. Entiendo que Vivado HLS es una herramienta que acelera la productividad del diseño al permitirle verificar los diseños mediante un HDL. ¿Qué hace Vivado HLS para lograr esto? ¿Cuál es el proceso...
Veo muchos archivos, no todos tienen un propósito obvio.
¿Dónde está una lista de tipos de archivos, especialmente los de simulación?
Específicamente, ¿para qué son estos archivos?
que necesita estar en la fuente
¿Control, y cuáles son l...
Antecedentes del problema: Mi objetivo final es implementar un controlador host SATA en un Artix 7 FPGA. Habiendo dicho eso, primero me estoy enfocando en la capa física. A través de mi investigación, he encontrado y leído a través de IP de có...