Estoy tratando de depurar mi sistema con el analizador lógico integrado Xilinx y solo hay un número limitado de muestras (131,072) que se pueden capturar después de la señal de activación, mientras que necesito unas 350,000 para llegar al lugar...
Estoy tratando de alimentar la onda del coseno del compilador DDS al multiplicador y multiplicar por otra onda del coseno. La salida del multiplicador luego se alimenta a un compilador CIC como se muestra a continuación.
Heconectadodirectamente...
Soy nuevo en este sitio, así que discúlpeme si mi pregunta no es normal o un poco tonta. Sin embargo, estoy teniendo una situación extraña en la que Vivado 2015.4 parece estar optimizando mi código y eliminando partes del mismo que considera que...
Estoy diseñando mi proyecto en Vivado y tuve un WNS (Peor Slack negativo) de -2.67 ns (mi reloj PL era 200Mhz).
Tuve algunos problemas al ejecutar mi diseño, ya que los resultados fueron buenos a veces y malos en otras, por lo que pensé que p...
Estoy usando ap_axiu de ap_axi_sdata.h en Vivado HLS como lo vi en algún ejemplo para transmitir datos a través del AXI DMA.
Estoy definiendo mi valor de esta manera:
typedef ap_axiu<32,4,5,5> AXI_VALUE;
Sin embargo, y aunque puedo...
Estoy tratando de establecer una restricción LOC mientras se especifica en el código verilog (a través del atributo verilog). Investigaciones anteriores en Internet dieron razones para pensar que este tipo de construcción debería funcionar:
//...
En la simulación posterior a la síntesis, el valor del registro "estado" es '0' cuando la señal de reinicio es '1'. Pero, cuando la señal de reinicio llega a cero, el valor del registro "estado" va a una impedancia alta. El registro "estado" se...
Estoy intentando simular un flip flop D usando Vivado 2018.2.2.
Pero al ejecutar la simulación, aparece una ventana que indica la hora actual: 0 fs. El programa no se congela, simplemente no progresa. Aquí está el código:
LIBRARY IEEE;
USE IEE...
Estoy intentando ejecutar un viejo proyecto de minería de Bitcoin en Vivado. El código antiguo está escrito en Verilog y el resto de mi proyecto está en System Verilog.
Tengo un error de sintaxis que no sé cómo resolver. Básicamente se reduce...