Preguntas con etiqueta 'vivado'

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Configuración de ADS1216 para usar IDAC

Primero, ¿alguien ha usado este chip ADS1216 y la función IDAC en el chip? En muchas ocasiones he intentado que los IDAC funcionen en el ADS1216 y no tengo éxito. Estoy usando un FPGA (artix-7 w / Vivado 2016.4) para interactuar con el ADS121...
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Error de restricciones de Zedboard

Tengo problemas con la sintaxis de mi archivo de restricciones al utilizar un Zedboard Zynq-7000 en Xilinx Vivado. Intentar escribir el flujo de bits es lanzar errores de implementación y síntesis que parecen ser sintácticos, pero la sintaxis qu...
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El código de Verilog no funciona

Por lo tanto, estoy tratando de construir un multiplicador de 8 bits en verilog. Estoy usando un método de agregar / cambiar para hacerlo que usa un registro. Cada vez que ejecuto el código, produce un resultado que no es correcto. Mi verilog es...
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Xilinx Vivado WebPack 2016.3 - ¡la síntesis no se detiene!

'timescale 1 ns / 1 ns module adder ( In1, In2, Out1 ); input signed [31:0] In1; // int32 input signed [31:0] In2; // int32 output signed [31:0] Out1; // int32 wire signed...
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diferencia entre la placa Arty-Z7-20 y la placa PYNQ

Estoy iniciando un proyecto Vivado en el que quiero usar Junta PYNQ . Como está escrito aquí , parece que puedo usar el archivo de la placa de Arty-Z7-20 pero no está del todo claro qué diferencia hay entre los dos tableros. ¿Alguna informació...
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¿Cómo escribir testbench para este código si queremos implementarlo en vivado HLS?

Somos nuevos en vivado HLS. Parece que es obligatorio escribir testbench para un código c en vivado hls. ¿Cómo escribir un banco de pruebas para este código? Hemos llegado a saber que debemos omitir las declaraciones de printf. ¿Cuáles son lo...
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En Xilinx Vivado, desajuste de simulación entre las implementaciones de comportamiento y post-síntesis

Mientras se diseña PISO (paralelo en serie fuera) en Xilinx Vivado usando Verilog, la forma de onda de salida de la simulación de comportamiento (nivel RTL, pre-síntesis) muestra un valor correcto (salida deseada) pero post-síntesis o post-imple...
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Zynq - Configurando el reloj SPI a ralentí alto

Estoy tratando de usar el componente SPI0 de un Zynq XC7Z010 para leer datos de un codificador rotatorio de 12 bits que usa un protocolo SSI. Tengo un pequeño proyecto de ejemplo configurado en Vivado que permite que SPI0 use los puertos EMI...
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La mejor manera de pasar números de punto flotante a DDR - Zedboard

Tengo un Zedboard e hice un bloque PL en Vivado HLS que devolverá millones de flotadores al DDR a través de un bloque DMA AXI, y esos resultados serán leídos por el PS desde la memoria. El problema es que no puedo encontrar una manera de leer...
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Bucle de tubería con suma

Estoy trabajando con un Zedboard y estoy tratando de optimizar algunas funciones en Vivado HLS. Sin embargo, cuando hay funciones como las siguientes donde no sé qué hacer. E.g: for(i=0;i<end;i++){ sum+=i; } No puedo canalizar...