Hola, estoy usando vivado 2017.2 y se necesita una cantidad infinita de tiempo para la síntesis, e incluso sospecho que el vivado está atascado porque no llego a ninguna parte. ¿Cómo puedo acelerar el proceso? ¿Qué configuraciones puedo cambiar...
Tengo un diseño y la mayoría de los puertos de entrada son las salidas de un ADC, estas salidas son LVDS.
Mi pregunta es ¿cómo declaro las entradas de mi FPGA como señales LVDS?
Y como declarar las salidas tiene TTL.
Para los momentos en el d...
Recientemente he comenzado a usar el generador del sistema Xilinx para simular el sistema de comunicaciones dvb.
Matlab 2014b y Vivado 2014.4 se instalaron y todo funcionó sin problemas, sin problemas.
En algún momento necesitaba que Vivad...
Actualmente estoy trabajando en mi primer proyecto Verilog para mi empresa.
Soy un ingeniero recién nombrado, por lo que mi experiencia es simplemente académica.
Perdóname si mi inglés no es perfecto, intentaré hacerlo lo mejor posible.
Nec...
Estaba mirando este código:
enlace
y quería saber cómo se ejecutaría la simulación en vivado, pero luego, aparte del reloj y la salida, también veo las señales de estado actuales y siguientes.
He intentado colocar las señales Current_s y...
Soy nuevo en electrónica digital y programación en Verilog en particular. He programado algunos programas básicos como 2 a 4 decodificadores y 4 a 16 decodificadores. Pero estoy tratando de hacer un sensor de imagen y digo que tengo un píxel que...
Tengo una placa Xilinx Zybo. Seguí las instrucciones aquí y creé un multiplicador personalizado sobre el bus AXI-Lite. Ahora quiero usar el multiplicador sobre el bus AXI-Stream para poder enviar entradas continuamente y obtener salidas. ¿Cómo...
En este momento estoy intentando conectar con DRAM en mi dispositivo Xilinx Zynq, de modo que soy capaz de mover una gran cantidad de datos desde el lado del sistema de procesamiento (PS) a la lógica programable (PL). El tamaño de los datos es d...