Tengo un diseño y la mayoría de los puertos de entrada son las salidas de un ADC, estas salidas son LVDS.
Mi pregunta es ¿cómo declaro las entradas de mi FPGA como señales LVDS? Y como declarar las salidas tiene TTL. Para los momentos en el diseño, acabo de declarar las entradas y salidas como std_logic_vector.
¿No sé si la declaración de LVDS se debe hacer en el paso de síntesis o en la implementación? ¿Se encuentra en un archivo de restricción? 
Gracias por tu ayuda