Estoy usando verilog en la herramienta de diseño VIVADO (XILINX), en simulación (post-síntesis y post-implementación) de mi diseño. Estoy recibiendo un noise (< em> Alta frecuencia (incluso mayor que el reloj real de la placa) cerca de ambo...
Estoy buscando alguna guía sobre cómo crear un IP-Core en Vivado que haga la integración del hardware. Quiero crear un IP-Core que debería actuar como un controlador para el puerto VGA. El problema es cómo crearlo de tal manera que se conecte au...
EDICIÓN POSTERIOR:
1.
También he investigado visualmente el dispositivo Kintex7 después de la implementación (es decir, las interconexiones, etc.) y todo se ve bien, no hay conexiones que indiquen que las cosas no estarían bien (por supuest...
Tengo un netlist precompilado (creado por Xilinx ISE 14.7), que se importa a Vivado 2015.4 y se usa en síntesis para ensamblar mi diseño completo. Vivado informa de rutas sin restricciones para la lista de redes importada.
De acuerdo con la...
Estoy usando Vivado 15.2 en Linux con un FPGA Zynq. Mi diseño contiene un solo núcleo de Integrated Logic Analyzer (ILA) con algunas señales conectadas a él. Los trabajos de descarga encuentran y el administrador de hardware carga la vista del p...
Tengo un archivo UCF corto con el siguiente contenido:
## Fan Control
## =============================================================================
## Bank: 15
## VCCO: 1.8V (VCC1V8_FPGA)
## Location:...
Seguí algunos ejemplos y ya logré realizar una gran transferencia de S2MM (flujo a memoria asignada) mediante una AXI DMA .
Sin embargo, ahora estoy intentando lo contrario, es decir, para realizar una transferencia MM2S simple a un bloque de...
Soy nuevo en la programación para FPGA, por lo que me recomendaron usar un traductor de C / C ++ a VHDL disponible.
El problema es que hay toneladas de información y casi todos los programas buenos necesitan una licencia costosa.
Me darán...
Descripción del problema
Estoy tratando de descubrir la forma "correcta" de restringir (en formato .xdc - esto es en Vivado) un reloj sincronizado de fuente reenviado que se genera (por división) del reloj del sistema y se realiza un muestr...
He intentado comprender cómo utilizar las IP de AXI-Stream para el procesamiento de video y la visualización a través de VGA desde hace unos días, pero parece que no funciona ningún circuito. Aquí hay un circuito de prueba que he creado:
Ten...