Necesito ayuda para cambiar los parámetros dinámicamente de un módulo
Estoy intentando extraer parte de los datos de red que provienen del módulo superior y van a los módulos internos
En específico tengo un módulo interno (field_extract) q...
¿Cuáles son las implicaciones cuando un bloque siempre controla el interruptor que cambiará la fuente del reloj (en realidad, más de una frecuencia que proviene de un divisor de reloj) que está sincronizando el bloque siempre? ¿Cómo manejará la...
He creado un módulo VHDL que genera un patrón ancho de un bit de "1010101010 ..." continuamente, siempre que se afirme una señal de entrada llamada "inicio". Este es el diseño de circuito elaborado producido por Xilinx Vivado v2014.4 (64 bits, L...
Estoy teniendo problemas con una simulación de un sumador completo de 8 bits que escribí en verilog. Básicamente tengo dos enteros que introduzco en el sumador completo, los sumo y verifico si el resultado es el esperado. Aquí está el código:...
Estoy intentando implementar un filtro IIR como:
y(n) = 2*y(n-1)-y(n-2)+x(n)-2*x(n-6)+x(n-12);
Mi código vhdl es:
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_SIGNED.ALL;
use IEEE.NUMERIC_ST...
Estoy intentando escribir un registro de desplazamiento de 1 bit con este código
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity simple_one_bit_serial_shift_register is
port(...
Estoy intentando crear un módulo de controlador para la interfaz SMI en mi ethernet PHY. Mi módulo de nivel superior contiene los siguientes puertos con eth_mdio marcado como inout.
module top
(
input clk_100,
in...
Uso Vivado para programar mi tarjeta Basys-3 y tengo una pregunta rápida acerca de la síntesis y la implementación. Noté que cuando Vivado conoce las entradas de una entidad, calcula el resultado directamente y este cálculo no se realiza en el n...
¿Es posible evaluar el tiempo de "ejecución" de un diseño FPGA?
Creo que si tienes un diseño donde solo tienes puertas Y, O, No, etc., el resultado solo depende de las entradas.
Pero ahora con FF-latches hay una restricción de tiempo, ¿no...
Por lo tanto, estamos implementando el cálculo inverso de 8 * 8 matrices utilizando la descomposición de LU en un FPGA Basys 3 Artix 7:
enlace
1) Tras la síntesis y la implementación, encontramos que el consumo de LUT y los inconveniente...