¿Es posible estimar el tiempo de ejecución de un diseño FPGA?

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¿Es posible evaluar el tiempo de "ejecución" de un diseño FPGA?

Creo que si tienes un diseño donde solo tienes puertas Y, O, No, etc., el resultado solo depende de las entradas.

Pero ahora con FF-latches hay una restricción de tiempo, ¿no es así? Quiero decir, por ejemplo, si tiene el siguiente diseño:

simular este circuito : esquema creado usando CircuitLab

Si la entrada cambia, se requieren 3 ciclos de reloj para que la salida se actualice.

Sabiendo eso, tengo un diseño más complejo en Vivado, donde no puedo contar los pestillos FF para determinar la ruta "más larga". ¿Pero hay una opción o una manera de hacerlo?

Pregunta de bonificación: ¿una operación de la tabla de consulta demora un ciclo de reloj para completarse?

    
pregunta Cedric

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Deberá ejecutar una simulación funcional para determinar la latencia de la señal. Un diseño complejo puede tener muchas rutas desde las entradas a las salidas y las herramientas de análisis de tiempo no tienen forma de saber qué ruta en particular es de su interés. Escribe un banco de pruebas, mueve las entradas y cuenta los ciclos de reloj hasta que cambien las salidas.

El hecho de que una operación de LUT realice un ciclo de reloj depende de la demora a través de la LUT y la frecuencia de reloj elegida. Eso suena como una respuesta tonta, pero la pregunta está mal enmarcada. Un FPGA no puede hacer nada interesante si ejecuta el reloj tan rápido que una señal no puede propagarse a través de una sola LUT, por lo que cada diseño FPGA útil tiene un período de reloj que es (mucho) más largo que el retardo a través de una sola LUT.

    
respondido por el Elliot Alderson

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