Estoy tratando de simular el XADC en vivado
Tengo mi código de banco de pruebas aquí
library IEEE;
use ieee.numeric_std.all;
use IEEE.STD_LOGIC_1164.ALL;
use std.textio.all;
entity test_design_1 is
end test_design_1;
architecture TB of...
Tenemos un proyecto Zynq en Vivado 2017.4. Puedo generar el flujo de bits, en proj/proj.runs/impl_1/mybitstream.bit .
Luego quiero importar esa configuración a mi proyecto de petalinux, así que uso File > Export > Export Hardwa...
He estado trabajando en el uso de Ethernet phy en mi DDR Nexys4 durante las últimas semanas. En los últimos días me he sentido particularmente frustrado con un problema que estaba teniendo con mi módulo rx. He pegado el código abajo. Mi módulo p...
Tengo un problema extraño con una simple simulación de VHDL de Vivado (2015.3).
Este código:
library ieee;
use ieee.std_logic_1164.all;
entity pulse is
port (
d : in std_logic;
clk : in std_logic;
q : out...
Hice un generador de funciones de ventana IP en Xilinx Vivado. Funciona bien en la simulación. Cuando intenté implementarlo para Zedboard, se produce un error de tiempo. El error es causado por Cordic IP utilizado para la función de coseno
Es...
Estoy escribiendo un fsm que se toca entre s1 y s2 y no pasa al siguiente estado. Incluso si aumento la demora después de s3 (para que se complete la operación). Incluso observé la simulación de que los datos estaban disponibles en ese instante,...
Tengo una función que quiero canalizar y, a veces, las siguientes entradas estarán listas cuatro relojes más tarde, pero a veces 6 o más. Puse el pragma a
#pragma HLS PIPELINE II=4 para un intervalo de inicio de cuatro relojes. Pero cua...
Actualmente tengo la siguiente expresión verilog ...
wire [15:0] address_delta = (rx_address_in * 8 + (rx_eof_in ? rx_len_in : 8)) - (seek_address + OUT_BYTES);
rx_address_in es de 13 bits y OUT_BYTES es un parámetro que es una constante en...
Actualmente estoy usando Vivado para desarrollar varios diseños de FPGA, y me pregunto si los números de componentes dados durante la Síntesis son óptimos. Quiero decir, ¿hay algunas formas de optimizar la síntesis para, por ejemplo, reducir el...