Supongamos que el repositorio de IP contiene dos versiones de la misma IP. ¿Xilinx Vivado permite la creación de instancias de ambas versiones en el mismo diseño, o eso puede ser conflictivo de alguna manera?
En Vivado, la implementación de mis proyectos puede tardar un tiempo, especialmente si uso núcleos de depuración. ¿Qué puedo hacer para acelerar la implementación? Probé la restricción "RuntimeOptimized" y no hizo ninguna diferencia. ¿Hay una op...
Acabo de usar una IP en el catálogo de IP llamada Multiplicar acumular. Esta IP se supone que multiplica 2 entradas y acumula el resultado. Hice un módulo de control para él (mac_control) donde instalé esta IP (mac: entity work.MAC port map ...)...
He estado armando un proyecto para trabajar en Vivado 2015.2 Cuando intento implementar el diseño, obtengo estos errores. El proyecto es bastante grande, por eso no lo he incluido en la publicación. ¿Hay alguna forma de encontrar este error de r...
Estoy intentando muestrear una señal asíncrona en múltiples dominios de reloj. No me importa demasiado el retardo absoluto desde la fuente de la señal asíncrona hasta los FF de muestreo, pero quiero restringir cada uno de los caminos para que te...
He estado intentando sintetizar este modelo de registro. Su simulación en ModelSim está correctamente bien. Sin embargo, cuando la síntesis, siempre produce advertencias:
[sintetizador 8-3331] el registro de diseño1 tiene el primer puerto des...
Tengo un proyecto FPGA de Xilinx que armé en Vivado 2014.4 (64 bits en Linux). El proyecto utiliza un MicroBlaze. He escrito mi firmware MicroBlaze en Xilinx SDK 2015.1. Mi hardware de destino es el Digilent Nexys4DDR con un Xilinx Artix-7.
H...
En una secuencia de comandos de PlanAhead TCL, necesito saber la puntuación de tiempo de una ejecución de implementación completada.
He encontrado una forma antigua de haz esto desde 2012 . La solución se lee directamente en el archivo de in...
Tengo mi propio bloque de IP con tipo de flujo de entrada / salida de 24 bits.
Es una ip de procesamiento de imágenes. Por lo tanto, debería estar conectado por VDMA.
Intenté configurar VDMA accroding para el ejemplo y la hoja de datos.
Sin e...
Señor,
Cada vez que simulo mi código vhdl de 4 bits en Xilinx vivado 2015.2, aparece el siguiente mensaje de error.
ERROR: [VRFC 10-724] encontró '0' definiciones de operador "+", no se puede determinar la definición coincidente sobreca...